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1、負載電容匹配
晶振的負載電容CL = (CL1 × CL2) / (CL1 + CL2) + 雜散電容CS，其中CS包含了PCB走線、焊盤及芯片引腳引入的雜散電容。設計時須將CS納入計算。以12.5pF負載電容的晶振為例，僅1pF的雜散電容就會引入約10ppm的頻率誤差，這意味著每天約0.864秒的時鐘偏差，累積一個月誤差可達約26秒。2、走線設計
為有效降低天線效應和寄生電容，晶振應盡可能靠近RTC芯片的X1/X2引腳放置，走線越短越好，且兩根走線須保持等長。走線寬度建議控制在8mil以內，過寬的走線會顯著增大寄生電容。此外，當走線下方存在參考地平面時，兩者之間的距離也會引入額外寄生電容，設計中應予以關注。3、布局抗干擾
布局上，應將晶振電路放置在PCB中央區域，遠離板邊的I/O接口等干擾源。晶振下方及周邊禁止其他高速信號穿越，其走線與其他高速信號的間距建議不小于200mil，以最大限度避免噪聲耦合。
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